2024 年以來，以 NVIDIA H200/B200 和 AMD MI300X 為代表的 AI 加速器芯片持續(xù)供不應(yīng)求，背后的核心瓶頸之一正是先進(jìn)封裝產(chǎn)能 ——CoWoS 月產(chǎn)能從 2023 年的不足 2 萬片飆升至 2025 年的預(yù)計(jì) 6-7 萬片。在這場擴(kuò)產(chǎn)競賽里，薄膜厚度測量作為工藝控制的一環(huán)，正面對壓力。

目錄

AI 芯片需求如何改變了先進(jìn)封裝行業(yè)

HBM 堆疊中的膜厚控制：精度就是帶寬

CoWoS 封裝中的膜厚測量需求

產(chǎn)能與精度：大規(guī)模量產(chǎn)中的平衡之道

自動化測量方案：從離線抽檢到在線全檢

光譜反射法在 AI 芯片封裝中的適配性

未來展望：下一代 AI 封裝對膜厚測量的新要求

1. 引言：AI 芯片需求如何改變了先進(jìn)封裝行業(yè)

AI 大模型訓(xùn)練的算力需求每 3-4 個(gè)月翻一番，遠(yuǎn)超摩爾定律的演進(jìn)速度。為了滿足這種需求，AI 芯片設(shè)計(jì)者選擇了兩條路徑并行：一是持續(xù)提升單芯片的計(jì)算密度，二是通過先進(jìn)封裝將計(jì)算芯片（GPU/ASIC）與高帶寬內(nèi)存（HBM）緊密集成。

以 NVIDIA B200 為例，它通過臺積電 CoWoS-L 封裝技術(shù)將 2 顆 Blackwell GPU 與 8 顆 HBM3e 內(nèi)存集成在同一個(gè)中介層上，總晶體管數(shù)量達(dá)到 2080 億個(gè)，封裝面積超過 3000 mm2。如此規(guī)模和復(fù)雜度的封裝結(jié)構(gòu)，對每一層薄膜的厚度控制都提出了苛刻的要求。

本文聚焦 AI 芯片封裝（HBM + CoWoS）中的膜厚測量挑戰(zhàn)，從工藝需求、產(chǎn)能瓶頸、自動化方案三個(gè)維度展開分析。

2. HBM 堆疊中的膜厚控制：精度就是帶寬

2.1 HBM 的堆疊結(jié)構(gòu)與膜厚敏感點(diǎn)

HBM 的核心是將多層 DRAM 芯片垂直堆疊，通過 TSV 和微凸點(diǎn)實(shí)現(xiàn)層間互連。從 HBM2e（4-8 層堆疊）到 HBM3e（8-12 層堆疊），再到規(guī)劃中的 HBM4（12-16 層堆疊），每一代的堆疊高度都在增加，但總封裝高度受限于散熱和翹曲控制，不能無限制增長。

這意味著每一層的厚度必須被壓縮到極限。以 12 層 HBM3e 為例，單層（含芯片厚度、微凸點(diǎn)高度、底部填充層）的厚度預(yù)算約為 55-60 μm，其中：

微凸點(diǎn)高度：典型目標(biāo)值 15-25 μm，允許偏差 ±1 μm

底部填充（Underfill）厚度：填充于芯片間隙中，典型間隙 10-20 μm

PI 介電層：在 HBM 邏輯接口 die 上的 RDL 介電層，厚度 2-5 μm

任何一個(gè)環(huán)節(jié)的厚度偏差，都可能導(dǎo)致整個(gè)堆疊超差，引發(fā)翹曲、散熱不均或互連失效。

2.2 微凸點(diǎn)高度測量：HBM 最關(guān)鍵的計(jì)量挑戰(zhàn)

微凸點(diǎn)高度直接決定了上下層 DRAM 芯片之間的互連質(zhì)量。凸點(diǎn)高度不足會導(dǎo)致開路，凸點(diǎn)過高則可能導(dǎo)致橋接短路。HBM3e 中的微凸點(diǎn)間距已縮小到 40 μm 量級，單個(gè)凸點(diǎn)直徑僅 20-25 μm。

微凸點(diǎn)高度測量的核心難點(diǎn)：

必須在單個(gè)凸點(diǎn)上完成：光斑必須小于凸點(diǎn)直徑

底部填充前后的對比測量：回流焊和底部填充工藝后，凸點(diǎn)高度可能變化 0.5-2 μm

陣列均勻性評估：一個(gè) HBM 堆疊包含數(shù)千個(gè)微凸點(diǎn)

光學(xué)反射法膜厚儀（配置顯微物鏡和自動載物臺）在這一場景中可以實(shí)現(xiàn) 10 μm 級光斑精確定位到單個(gè)微凸點(diǎn)、對凸點(diǎn)陣列進(jìn)行高密度 Mapping（如每 die 取 49 點(diǎn)或 81 點(diǎn)）、同時(shí)測量凸點(diǎn)上 UBM 的膜厚和凸點(diǎn)高度。

2.3 TSV 膜厚對 HBM 信號完整性的影響

TSV 的側(cè)壁介質(zhì)層厚度不僅關(guān)系到電氣隔離，還影響寄生電容和信號延遲。在 HBM 中，TSV 的信號傳輸速率可達(dá) 6.4 Gbps（HBM3）至 9.2 Gbps（HBM3e），對寄生參數(shù)極為敏感。

側(cè)壁 SiO?介質(zhì)層每增加 10 nm，TSV 的單位長度電容增加約 0.5-1 fF/μm。在典型的 50 μm 深 TSV 中，10 nm 的厚度偏差會累積產(chǎn)生約 25-50 fF 的額外電容，對高速信號的眼圖張開度產(chǎn)生可測量的影響。

3. CoWoS 封裝中的膜厚測量需求

3.1 CoWoS 工藝架構(gòu)與膜厚控制節(jié)點(diǎn)

CoWoS 是 AI 芯片最主流的中介層封裝方案。其工藝流程中的關(guān)鍵膜厚控制節(jié)點(diǎn)包括：

硅中介層（Si Interposer）制備階段：

TSV 側(cè)壁 SiO?介質(zhì)層：200-500 nm，需要從晶圓面內(nèi)均勻性評估

正面 RDL 介電層（PI/PBO）：3-8 μm，多層疊加

背面 RDL 介電層：同正面要求

UBM 層（Ti/Cu）：用于 C4 bump，Ti 層 50-100 nm，Cu 層 200-500 nm

芯片鍵合（Chip-on-Wafer）階段：

微凸點(diǎn)高度：20-30 μm（C4 bump）或 10-20 μm（micro-bump）

底部填充間隙：15-30 μm（C4）或 10-15 μm（micro-bump）

3.2 RDL 介電層：多層疊加中的累積誤差控制

CoWoS 中介層上的 RDL 通常有 3-5 層，每層包含 PI 介電層和 Cu 走線。各層 PI 厚度的目標(biāo)值通常在 3-5 μm，但各層之間的厚度偏差會在垂直方向上累積。

假設(shè)一個(gè) 5 層 RDL 結(jié)構(gòu)，每層 PI 目標(biāo)厚度 4 μm，工藝能力為 ±5%（即 ±0.2 μm）：

較好情況：總厚度 20 μm，累積偏差可控制在 ±0.45 μm 以內(nèi)

最差情況：所有層的偏差同向，總偏差可達(dá) ±1 μm

這種累積偏差會直接影響后續(xù) C4 bump 鍵合的共面性。因此，在每層 RDL 工藝后進(jìn)行膜厚 Mapping 是必要的工藝控制手段。

3.3 中介層翹曲與膜厚均勻性的關(guān)聯(lián)

CoWoS 中介層的尺寸已從早期的 1X 光罩尺寸（約 650 mm2）發(fā)展到 3X 光罩尺寸（約 2500 mm2），翹曲控制難度急劇增加。中介層翹曲的來源之一是各薄膜層的應(yīng)力累積，而應(yīng)力又與膜厚直接相關(guān)。

通過全晶圓膜厚 Mapping，可以在工藝開發(fā)階段建立膜厚分布與翹曲量的關(guān)聯(lián)模型，從而優(yōu)化沉積工藝參數(shù)，實(shí)現(xiàn)更優(yōu)的翹曲控制。

4. 產(chǎn)能與精度：大規(guī)模量產(chǎn)中的平衡之道

4.1 AI 芯片封裝的產(chǎn)能挑戰(zhàn)

2024-2025 年，臺積電 CoWoS 產(chǎn)能在一年內(nèi)增長了約 3 倍。這種增速對膜厚測量帶來的直接挑戰(zhàn)是：

測量通量需求激增：每片晶圓的測量點(diǎn)數(shù)不能減少，但晶圓量翻了數(shù)倍

機(jī)臺利用率的極限：膜厚儀需要 7×24 小時(shí)連續(xù)運(yùn)行

數(shù)據(jù)管理的復(fù)雜度：月產(chǎn)數(shù)萬片晶圓意味著 TB 級別的測量數(shù)據(jù)需要存儲、分析和追溯

4.2 如何在不犧牲精度的前提下提升測量速度

硬件層面：

采用高靈敏度光譜儀，縮短單點(diǎn)積分時(shí)間至 20-50 ms

使用高速自動載物臺，點(diǎn)位間移動時(shí)間控制在 100-200 ms

配置多通道光譜儀，支持并行測量

測量策略層面：

分層抽樣策略（關(guān)鍵區(qū)域高密度 Mapping，非關(guān)鍵區(qū)域稀疏采樣）

動態(tài)采樣（根據(jù)實(shí)時(shí) SPC 結(jié)果自動調(diào)整后續(xù)晶圓的采樣密度）

數(shù)據(jù)分析層面：

實(shí)時(shí) SPC 報(bào)警（膜厚超出控制立即觸發(fā)）

趨勢預(yù)測（基于歷史數(shù)據(jù)預(yù)測工藝漂移）

與 FDC（故障檢測與分類）系統(tǒng)聯(lián)動

4.3 產(chǎn)線膜厚測量通量的典型計(jì)算

假設(shè)一條 CoWoS 產(chǎn)線月產(chǎn) 3 萬片晶圓，每片晶圓的 RDL 介電層膜厚 Mapping 需要測量 121 點(diǎn)（11×11 矩陣）：

月測量總點(diǎn)數(shù)：30,000×121 = 363 萬點(diǎn)

按每月有效生產(chǎn)時(shí)間 600 小時(shí)，每小時(shí)需測量 6050 點(diǎn)

即每秒需測量約 1.7 點(diǎn)，單點(diǎn)周期需控制在 600 ms 以內(nèi)

一臺單點(diǎn)周期在 300-500 ms 的光譜反射法膜厚儀（含移動時(shí)間），可以滿足單條產(chǎn)線的需求。

插入橫幅 CTA 文案（Word 可設(shè)置底色藍(lán)色）

了解產(chǎn)線級膜厚測量方案

高靈敏度光譜儀 + 高速自動載物臺，單點(diǎn)周期 300-500 ms，滿足大規(guī)模量產(chǎn)通量需求

5. 自動化測量方案：從離線抽檢到在線全檢

5.1 自動化需求的層次

5.2 圖案識別在自動化中的角色

先進(jìn)封裝晶圓上的測量點(diǎn)位通常以 die 為單位重復(fù)排列。圖案識別功能可以自動識別晶圓上的對準(zhǔn)標(biāo)記建立坐標(biāo)系統(tǒng)、根據(jù)預(yù)設(shè)的測量模板自動導(dǎo)航到每個(gè) die 的相同位置進(jìn)行測量、補(bǔ)償晶圓平移旋轉(zhuǎn)和縮放偏差。

對于包含數(shù)百個(gè) die 的 12 英寸晶圓，圖案識別可以將測量前的對準(zhǔn)和定位時(shí)間從數(shù)分鐘縮短到數(shù)十秒。

5.3 自動化方案帶來的質(zhì)量提升

自動化測量不僅提升效率，還顯著改善了測量數(shù)據(jù)的一致性和可追溯性：

消除操作人員差異：手動對焦和定位差異可引入 ±1-2 μm 的位置偏差

完整的測量記錄：每片晶圓的每個(gè)測量點(diǎn)的光譜數(shù)據(jù)完整保存

實(shí)時(shí)工藝反饋：測量數(shù)據(jù)實(shí)時(shí)進(jìn)入 SPC 系統(tǒng)，工藝異常可在分鐘級內(nèi)被檢測到

6. 光譜反射法在 AI 芯片封裝中的適配性

6.1 技術(shù)優(yōu)勢

在 AI 芯片封裝的大規(guī)模量產(chǎn)場景中，光譜反射法膜厚儀的價(jià)值點(diǎn)進(jìn)一步凸顯：

速度優(yōu)勢：50-200 ms 的單點(diǎn)測量時(shí)間，是大規(guī)模產(chǎn)線通量需求的最佳匹配

小光斑能力：5-10 μm 光斑滿足微凸點(diǎn)和細(xì)間距 RDL 的測量需求

非破壞性：晶圓級測量無需切片制樣

多層膜能力：一次性輸出多層透明膜的厚度和 n/k 值

成熟度：數(shù)十年技術(shù)積累，算法穩(wěn)定，產(chǎn)線驗(yàn)證充分

6.2 與替代技術(shù)的互補(bǔ)關(guān)系

7. 未來展望：下一代 AI 封裝對膜厚測量的新要求

7.1 HBM4 與混合鍵合

HBM4 預(yù)計(jì)將采用混合鍵合（Hybrid Bonding）技術(shù)替代微凸點(diǎn)互連，Cu-Cu 直接鍵合的間距將縮小到 1-5 μm。這將對膜厚測量提出更高要求：

鍵合界面的介質(zhì)層（SiO?/SiCN）厚度需要控制在 50-200 nm，精度要求 ±2 nm

Cu 焊盤的凹陷（dishing）深度需控制在 < 5 nm

測量光斑需縮小到 1-3 μm 級別

7.2 玻璃基板與 CPO

玻璃基板（Glass Core Substrate）和共封裝光學(xué)（CPO）是 AI 芯片封裝的另外兩個(gè)重要趨勢：

玻璃基板上的波導(dǎo)層和包層厚度需要亞微米精度控制

CPO 中的光學(xué)耦合結(jié)構(gòu)對膜厚極為敏感

7.3 AI 驅(qū)動的智能測量

膜厚測量本身也在被 AI 技術(shù)改變：

機(jī)器學(xué)習(xí)輔助的光譜擬合：訓(xùn)練模型直接從光譜預(yù)測膜厚

異常檢測：基于歷史數(shù)據(jù)訓(xùn)練的模型自動識別異常光譜或異常厚度值

預(yù)測性維護(hù)：分析設(shè)備運(yùn)行數(shù)據(jù)預(yù)測故障和校準(zhǔn)需求

AI 芯片封裝的需求爆發(fā)正在深刻改變膜厚測量行業(yè)。從 HBM 堆疊的微凸點(diǎn)高度控制，到 CoWoS 中介層的多層 RDL 厚度管理，再到大規(guī)模量產(chǎn)中的通量與精度平衡 ——膜厚測量已經(jīng)從輔助工具，升級為核心工藝控制手段。

對于封測廠和設(shè)備工程師來說，選擇具備小光斑微區(qū)測量能力、快速 Mapping 通量、自動化集成接口的光譜反射法膜厚儀，是應(yīng)對當(dāng)前和未來 AI 封裝挑戰(zhàn)的基礎(chǔ)技術(shù)決策。

延伸閱讀建議

JEDEC HBM3/HBM4 標(biāo)準(zhǔn)文檔

IEEE ECTC（Electronic Components and Technology Conference）3D Integration Session 論文集

SEMI 3D & Systems Summit 技術(shù)論文集

Yole Intelligence：Advanced Packaging Market Report

臺積電技術(shù)研討會（TSMC Technology Symposium）論文集